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匿名
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請問是否有人 對於Verilog方面的造詣極深 想請教 我input always high 那我要怎麼讓他變low 目前寫法是 initial begin carry_out = ~carry_out end 但編譯不給過
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加個 not 應該就行了吧 我只有看這部影片而已 https://youtu.be/q1QwC3YlHG0 有錯再跟我說(?
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可能你 carry_out 的型態錯了吧
請問是否有人 對於Verilog方面的造詣極深 想請教 我input always high 那我要
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